- Registro 5 bit Fatto
- Registro 2 bit Fatto
- Sommatore 5 bit Fatto
- Sommatore 4 bit Fatto
- Multiplexer 2 ingressi 1 bit ognuno Fatto
- Multiplexer 4 ingressi 2 bit ognuno Fatto
- Multiplexer 4 ingressi 1 bit ognuno Fatto
- Demultiplexer 2 uscite Fatto
- ">" 5 bit Fatto
- = 2 bit Fatto
- Shifter 2 posizioni left Fatto
forked from MattiaRebonato/SIS2024
-
Notifications
You must be signed in to change notification settings - Fork 0
Elaborato Architettura degli elaboratori A.A. 2023/2024. Progettazione circuito sequenziale atto alla gestione di partite del gioco "morra cinese". Il circuito rispetta il modello FSMD, modellato in un primo momento tramite linguaggio di modellazione SIS e successivamente Verilog.
AndreaPellizzari/SIS2024
Folders and files
| Name | Name | Last commit message | Last commit date | |
|---|---|---|---|---|
Repository files navigation
About
Elaborato Architettura degli elaboratori A.A. 2023/2024. Progettazione circuito sequenziale atto alla gestione di partite del gioco "morra cinese". Il circuito rispetta il modello FSMD, modellato in un primo momento tramite linguaggio di modellazione SIS e successivamente Verilog.
Resources
Stars
Watchers
Forks
Releases
No releases published
Packages 0
No packages published
Languages
- SystemVerilog 100.0%